どうも、jisa郎です。
AMDが2024年に投入した「Zen 5」アーキテクチャは、前世代Zen 4の正統進化にして、大幅な刷新を伴う新世代設計です。製造プロセスは引き続き5nm（および4nm）を採用しつつ、内部構造を再設計。命令スケジューリングや分岐予測、キャッシュ階層の最適化など、CPUコアのあらゆる要素が磨き上げられています。
その結果、IPC（1クロックあたりの処理性能）は最大16％向上し、同クロックでもより多くの処理をこなせるようになりました。また、AI演算やAVX-512対応の強化、低消費電力化など、最新ワークロードや生成AI処理を意識した最適化も特徴です。
Zen 4からの単なるマイナーチェンジではなく、将来の拡張を見据えたスケーラブルな設計思想が組み込まれており、デスクトップからモバイル、サーバーまで幅広い領域での性能向上を実現します。本記事では、このZen 5の進化の全貌とZen 4との違いを、構造面・性能面・実用面から徹底解説します。
Zen 5とは？
2024年、AMDは次世代CPUコア「Zen 5」アーキテクチャを正式発表しました。初搭載製品はデスクトップ向け「Ryzen 9000シリーズ」をはじめ、EPYCサーバー向けやモバイル版へと展開。製造プロセスは前世代の5nmに加え、改良版の4nmを併用し、効率と性能のバランスを高めています。
開発の狙いは、前世代Zen 4の強みを継承しながら、IPC向上、AI命令処理能力の強化、消費電力の最適化を同時に達成すること。AMDのロードマップでは「Zen 6」への橋渡し的役割も担っています。
Zen 5のコア設計の特徴
Zen 5は、命令の取り込みから実行までの流れを最適化し、各段階のボトルネックを軽減しています。特に「命令フェッチ部の幅拡張」と「分岐予測の精度向上」により、無駄な命令実行や待機時間を削減しています。さらに、ロード／ストアの同時処理能力も増強され、メモリアクセスの遅延が減少しています。
命令フェッチ部 (Fetch)
Zen 5の命令フェッチ部は、CPU全体の性能を左右する最初の関門として大幅な強化が施されています。命令フェッチは、プログラムの実行順序を把握し、必要な命令をキャッシュから取り出して後段へ渡す工程です。この工程が遅れれば、後続のデコードや実行ユニットが待たされ、パイプライン全体の効率が低下します。
まず、大きな改良点が「分岐予測精度の向上」です。Zen 5では分岐履歴を保持するヒストリの精度を高め、過去の実行パターンをより詳細に学習することで予測ミスを減らしています。さらに、分岐ターゲットバッファ（BTB）の容量を拡大し、分岐先アドレスの記憶数を増やすことで、大規模かつ複雑なコードでも正確な予測が可能になりました。これにより、不要なパイプラインフラッシュ（予測ミスによる再取得）が減少し、命令供給の連続性が向上します。
もう一つの強化が「命令キャッシュの最適化」です。Zen 5では帯域幅を拡大し、1サイクルあたりに取得できる命令量を増加。命令キャッシュのヒット率を高める制御ロジックの改良も行われており、分岐予測精度の向上と相まって、より途切れのない命令ストリームを維持できます。
これらの改良は単体ではなく相乗効果を発揮し、Zen 5のIPC向上（最大+16％）に直結しています。特に、高フレームレートゲーミングやAI処理のような分岐頻度が高いワークロードで顕著な効果を発揮します。
デコード部 (Decode)
Zen 5のデコード部は、命令フェッチ部から供給された機械語命令（x86命令）を、CPU内部で実行可能なマイクロオペレーション（μOps）に変換する工程を担います。この工程は、パイプライン全体の入口の一つであり、ここでの処理効率が後段のスケジューラや実行ユニットの稼働率に直結します。
まず、Zen 5ではデコード幅が拡張され、1サイクルあたりに処理できる命令数が、Zen 4と比べて1命令増加しました。これにより、同じクロック数でもより多くの命令を後段に送り込むことが可能になり、特に命令密度が高いワークロード（マルチスレッド処理やゲーム）でのスループット向上が期待できます。
次に、複合命令の分解効率化が行われました。x86命令には、複数の動作を1命令内に含む複合命令が存在しますが、これをμOpsへ変換する際の分解アルゴリズムが改善され、必要なμOps数や変換に要するサイクル数が削減されました。これにより、複合命令を多用するコードでも変換段階での遅延が減少し、スケジューラへの命令供給がスムーズになります。
この2つの改良は、Zen 5のIPC向上における重要な要素の一つであり、フェッチ部の命令供給能力向上と相まって、パイプラインの前半段階からボトルネックを解消しています。結果として、高負荷時でも実行ユニットが空転しにくくなり、Zen 5の総合性能向上に大きく寄与しています。
スケジューラ部 (Scheduler)
Zen 5のスケジューラ部は、デコード部から送られたマイクロオペレーション（μOps）を、実行ユニットへ効率的に割り振る司令塔です。この工程が滞ると、実行ユニットが待機状態となり、CPU全体のスループットが低下します。
まず、レイテンシ短縮の改良では、スケジューラ内部の命令キューや依存関係解析ロジックが最適化され、命令が待機する時間を削減。これにより、実行可能な命令は即座にユニットへ発行され、パイプラインの空白時間（バブル）が減少しました。特に、分岐予測ミス後の再スケジュールやメモリアクセス待ちの際の回復速度が向上しています。
次に、同時発行スロットの増加では、1サイクルあたりに複数の実行ユニットへ命令を同時発行できる数がZen 4より拡張されました。これにより、整数演算（INT）、浮動小数点演算（FP）、AI専用演算（VNNIなど）が混在するワークロードでも、ユニットの稼働率を高水準で維持可能になっています。
この2つの改良は、フェッチ部やデコード部で高効率に供給された命令を無駄なく捌くための重要な要素であり、Zen 5のIPC向上やマルチスレッド性能強化に直結します。結果として、負荷変動の激しいゲームや、演算種別が入り混じるAI処理、科学計算でも安定した高パフォーマンスを実現しています。
実行ユニット群 (Execution Units)
Zen 5の実行ユニット群（Execution Units）は、スケジューラから発行された命令を実際に処理する“演算の現場”です。ここには複数種類の演算ユニットが並列に配置され、ワークロードの種類に応じて最適なユニットが選ばれます。
まず、整数演算（INT）ユニットは、条件分岐やアドレス計算、論理演算といった多くの一般的処理を担当します。Zen 5ではパイプライン深度とスループットが調整され、より高い周波数帯でも効率的に動作できるよう改良されています。
次に、浮動小数点（FP）ユニットは、科学計算や物理シミュレーション、動画エンコードなどの精密計算を担当。Zen 5では演算ポートの効率化により、レイテンシが短縮されるとともに、帯域幅が拡大されました。さらに拡張精度対応も強化され、倍精度（FP64）や半精度（FP16）を含む幅広い精度での計算効率が向上しています。
そして、最大の新要素がAI命令専用ユニットの追加です。VNNI（Vector Neural Network Instructions）やBF16（bfloat16）などの行列演算に特化した命令セットを高速処理でき、ディープラーニング推論や生成AIワークロードで大幅な性能向上を発揮します。
これらの実行ユニット群の改良は、整数・浮動小数点・AIといった異なる演算負荷が混在する現代のアプリケーション環境で、Zen 5が常に高い稼働率を維持できる基盤となっています。
ロード／ストア (Load/Store)
Zen 5のロード／ストア（Load/Store）部は、実行ユニットとメモリ階層（L1/L2/L3キャッシュ、DRAM）を結ぶデータ転送の中核を担います。演算結果を書き戻したり、次の命令に必要なデータを事前に読み込む役割を持ち、この工程が滞ると、どれほど強力な実行ユニットであってもデータ待ちでアイドル状態となり、性能が大きく損なわれます。
Zen 5では、このロード／ストア部に複数の強化が加えられました。発行性能の面では、1サイクルあたりに同時に実行できるロード命令およびストア命令の数が増加し、並列度が向上しています。これにより、依存関係の少ない複数のメモリアクセスを同時進行できるようになり、ゲームのシーン切り替えや3Dレンダリングのようなメモリ要求が急増する場面でもスループットの低下を抑えられます。
また、アクセス速度と帯域幅の両面での改良も行われています。ロード／ストアキューの構造が最適化され、命令が発行されてから実際にデータが返ってくるまでのレイテンシが短縮されました。さらに、TLB（Translation Lookaside Buffer）の効率改善により、仮想アドレスから物理アドレスへの変換遅延が軽減されています。キャッシュ階層の帯域幅も広がっており、高速メモリやPCIe接続のストレージ、GPUとのデータ転送がよりスムーズになっています。
こうした改良は、単なるピーク性能向上にとどまらず、負荷の高いマルチスレッド処理や大規模データセットを扱うワークロードにおいて、実行ユニットが常に十分なデータ供給を受けられる環境を整えます。その結果、Zen 5はAI推論や科学計算、映像編集といったデータ集約型の処理でも安定した高パフォーマンスを発揮できるアーキテクチャとなっています。
キャッシュ階層 (Cache Hierarchy)
Zen 5のキャッシュ階層は、L1からL3までの各レベルでアクセス時間と帯域を最適化し、データ供給のボトルネックを徹底的に減らす設計になっています。CPUのキャッシュは、DRAMに比べて圧倒的に高速な代わりに容量が小さいため、どの階層でもレイテンシとヒット率のバランスが重要です。
まずL1/L2レイテンシ短縮については、物理的な配線距離やアクセス経路の再設計、タグ比較ロジックの高速化などにより、アクセス時間を短縮しています。これにより、整数演算や浮動小数点演算など、短い周期で繰り返し同じデータを利用する処理での待機時間が減少し、実行ユニットの稼働率が向上します。特にL1は命令キャッシュとデータキャッシュの両方で効果があり、フェッチ部から実行部までの一連の流れを滑らかにします。
一方、L3帯域幅拡張＆効率改善では、複数のコアが共有するL3キャッシュの内部構造を強化し、同時アクセス時の帯域幅を増加させています。また、データの配置アルゴリズムやプリフェッチ制御の最適化により、不要なキャッシュラインの転送や競合を減らし、効率的な利用が可能になっています。これにより、大規模データを扱うレンダリングやAI推論、マルチプレイヤーゲームのような複雑なワークロードでも安定したスループットを確保できます。
これらの改良は、Zen 5の高IPC化を下支えする基盤であり、特にレイテンシの削減は瞬間的な応答性、帯域幅拡張は持続的な負荷処理性能に直結しています。
Zen 5 アーキテクチャのCPU一覧
| モデル名 | C/T | クロックレート | L3 | TDP | ||
| ベース | ブースト | |||||
| Ryzen 9 | 9950X3D | 16(32) | 4.3 | 5.7 | 128MB | 170W |
| 9950X | 64MB | |||||
| 9900X3D | 12(24) | 4.4 | 5.5 | 128MB | 120W | |
| 9900X | 5.6 | 64MB | ||||
| Ryzen 7 | 9800X3D | 8(16) | 4.7 | 5.2 | 96MB | |
| 9700X | 3.8 | 5.5 | 32MB | 65W | ||
| Ryzen 5 | 9600X | 6(16) | 3.9 | 5.4 | ||
| 9600 | 3.8 | 5.2 | ||||
まとめ
Zen 5は、単に「IPCが上がった」や「クロックが伸びた」といった表面的な進化では語り尽くせない、内部構造の緻密な改良が光る世代です。命令フェッチ部の分岐予測精度向上と命令キャッシュの帯域拡大は、マニアなら誰しも気にするパイプラインの息継ぎを減らし、実行ユニットの空転を極限まで抑えています。
デコード幅拡張と複合命令分解効率化は、複雑なx86命令セットの中でも特に処理の詰まりやすい部分を解放し、スケジューラ部の同時発行スロット増加は、多様な命令が混ざる現代アプリでもユニット稼働率を高水準で維持します。
さらに、整数・浮動小数点に加えAI専用ユニットを持つ実行部は、これまでCPUが苦手としてきた分野に対しても積極的にアプローチ。ロード／ストア部とキャッシュ階層の改善は、データ供給の律速を外し、大規模データ処理やマルチスレッド負荷にも揺るがない安定性をもたらします。
自作歴の長い方なら、こうした地味ながらも実効性能に直結する改良が、ベンチだけでなく日々の使用感に効いてくることを体感できるはずです。Zen 5は、クロックやコア数競争の次元を超えて、アーキテクチャそのものを磨き上げた熟成型の完成形とも言える存在です。
